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C8051T610/1/2/3/4/5/6/7
SFR Definition 19.2. RSTSRC: Reset Source
Bit
Name
Type
Reset
7
R
0
6
MEMERR
R
Varies
5
C0RSEF
R/W
Varies
4
SWRSF
R/W
Varies
3
WDTRSF
R
Varies
2
MCDRSF
R/W
Varies
1
PORSF
R/W
Varies
0
PINRSF
R
Varies
SFR Address = 0xEF
Bit Name
Description
Write
Read
7
Unused
Unused.
Don’t care.
0
6
MEMERR EPROM Error Reset Flag.
N/A
Set to 1 if EPROM
read/write error caused
the last reset.
5
C0RSEF Comparator0 Reset Enable
and Flag.
Writing a 1 enables
Comparator0 as a reset
Set to 1 if Comparator0
caused the last reset.
source (active-low).
4
SWRSF
Software Reset Force and
Flag.
Writing a 1 forces a sys-
tem reset.
Set to 1 if last reset was
caused by a write to
SWRSF.
3
WDTRSF Watchdog Timer Reset Flag. N/A
Set to 1 if Watchdog Timer
overflow caused the last
reset.
2
MCDRSF Missing Clock Detector
Enable and Flag.
Writing a 1 enables the
Missing Clock Detector.
The MCD triggers a reset
Set to 1 if Missing Clock
Detector timeout caused
the last reset.
if a missing clock condition
is detected.
1
PORSF
Power-On/V DD Monitor
Writing a 1 enables the
Set to 1 anytime a power-
Reset Enable.
Reset Flag, and V DD monitor V DD monitor as a reset
source.
Writing 1 to this bit
before the V DD monitor
is enabled and stabilized
may cause a system
reset.
on or V DD monitor reset
occurs.
When set to 1 all other
RSTSRC flags are inde-
terminate.
0
PINRSF
HW Pin Reset Flag.
N/A
Set to 1 if RST pin caused
the last reset.
Note: Do not use read-modify-write operations on this register
Rev 1.1
105
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